来降低设计的动态功耗。不过XOR 自门控是利用异或门（XOR）将存储在寄存器中的数据与到达寄存器的数据引脚的数据进行比较，输出门控时钟使能信号。

　　从上面代码能看出，要想使用时钟门控技术，对代码风格有一定的要求，得有时钟门控信号。这可是硬伤，毕竟设计中不可能所有的寄存器都能找到这样逻辑，也不能保证所有写Verilog代码的人都有这样的觉悟。

　　与时钟门控的不同之处在于，时钟门控技术依赖于现有设计中的使能条件，而XOR 自门控则利用异或门（XOR）将存储在寄存器中的数据与到达寄存器的数据引脚的数据进行比较，输出门控时钟使能信号。如果数据不变，则由异或门直接关断寄存器的时钟输入信号。下图显示了插入XOR自门控单元产生门控时钟使能信号的原理。

　　•有些情况，某些寄存器的使能条件无法从现有逻辑推断出，因此无法用传统的门控时钟技术来关断它们的时钟信号。这种情况下可以使用XOR自门控来关断它们的时钟信号；

　　•时钟门控和XOR自门控并不冲突，可以同时使用。对于那些已经采用门控时钟关断的寄存器，可以使用下面的命令允许在这些寄存器上采用XOR自门控：

　　注意：当具有XOR自门控单元的ASCII网表被读回到Power Compiler工具中时，所有属性信息都将丢失，并且工具无法识别自门控单元用于报告或优化。Power Compiler工具使用write_script命令支持XOR自门控ASCII流程。如下图所示，使用下面的命令保存设计的当前属性：

　　将需要将设计读回工具时，可以使用source命令来加载由write_script命令导出的脚本。这将设置设计中的所有必需属性，包括用于报告和优化目的的自门控单元。

　　默认情况下，Power Compiler工具不会在时钟门控寄存器上执行XOR自门控。如果要对时钟门控的寄存器执行XOR自门控，可以使用以下命令：

　　文章出处：【微信号：集成电路设计及EDA教程，微信公众号：集成电路设计及EDA教程】欢迎添加关注！文章转载请注明出处。

　　？有几个因素会影响电路的功耗。逻辑门具有静态或泄漏功率，只要对其施加电压，该功率大致恒定，并且它们具有由切换电线产生的动态或开关功率。Flip-flop触发器非常耗电，大约占总功率

　　降低功耗的原理 /

　　逻辑具有一定的开销，因此数据宽度过小不适合做clockgating。一般情况下，数据宽度大于8比特时建议采用