能够维持正确时序和保真度的措施。上升时间一般在亚纳秒级，传输延时在纳秒级。系统对时序的要求越来越严格，如果不对信号通路进行认真分析，将无法获得精确的时序。

　　本文的目的并不是推导传输线方程，解释为什么会出现以下的情况，我们的目的是说明在什么地方需要使用它以及如何使用。文章通过实际案例中的传输线理论，阐述可能出现的结果，并推荐了相应的解决方案来避免一些常见错误。典型的高速信号通路如图1所示。高速信号通路中经常出现的问题有：

　　上面所有这些效应会引入大量的时序误差，某些情况下还会产生直流误差，从而劣化了信号通路。优化信号通路可避免这些误差，在下面的案例研究中将进行演示。

　　。对于下面的案例研究，我们将保持其电阻性，以便简化分析。传输线的特性阻抗一般定义为ZO。在理想情况下，RS= ZO = RL。对于这些相同的案例研究，我们使用50Ω的阻抗。分析中可以采用任意阻抗，结果类似。基本传输线理论

　　RS = 驱动源阻抗。它会随着应用而变化。某些应用中，RS为50Ω，有的应用则是75Ω；如果由具有反馈通路的缓冲器直接驱动，它可能是数十欧姆甚至更低。当输出来自CMOS缓冲器时，则可能是几千欧姆。

　　ZO = 信号通路或传输线的阻抗。该信号通路也会因为我们所选择的单线、同轴电缆、微带线或带状线的不同而变化。信号通路还具有另外一个更重要的参数，即，信号通过整个通路的时间(τ)。

　　所有三个参数都会以不同的方式影响信号，利用图4所示设置分析其影响。这一设置是所有案例研究中所采用的基本电路。

　　图4中类似的设置会产生两种反射。一是源反射系数(SRC)，即RS和ZO的相互作用，二是负载反射系数(LRC)，即ZO和RL的相互作用。所有这些反射系数都表示反射回来的电压，其定义如下：

　　图4中的发生器提供幅度为1V、上升时间(tr)为500ps的阶跃脉冲。具有上述阻抗的VOUT

　　这一设置的问题是在输出节点VOUT出现了满幅振荡。这一案例有些不切实际，因为我们一般不会驱动零阻抗的传输线，也不会有无穷大的负载。然而，这达到了突出问题的目的，即，如果阻抗和所采用的负载接近时，将出现这一情况。

　　案例2要更实际一些，它演示了使用低阻缓冲器，在这个例子中为10Ω，驱动带有高阻抗负载的50Ω传输线所示。在这一曲线中可以看到，在输出节点VOUT观察到了非常普遍的振铃问题；振铃最终衰减下去。

　　源需要有匹配阻抗以及较大的带宽，但这并非总是可行。而且，有时源的边沿可能已经有缺陷，例如，振铃、过冲、下冲和下陷等，从而使匹配问题更加复杂。

　　源、信号通路和负载之间没有进行仔细的匹配会导致输出产生振荡、有害的振铃效应等。图5、图6和图7非常清楚地显示了这些问题。

　　最后，对图4中的负载也需要进行精确建模，以反映出电阻、电感和并联电容。对源、传输线和负载进行建模较好的工具是时域反射计(TDR)。使用TDR可以测量R、L和C等元件，从而建立更准确的模型。

　　能工作在8Gbps及以上速率，由于速率很高，PCB布线设计要求会更严格，在前几篇关于PCB布线内容的基础上，还需要根据本篇内容的要求来进行PCB布线设计。

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