）或 IGFET（绝缘栅场效应晶体管）是一种场效应晶体管，它在栅极和主体之间利用绝缘体（如 SiO2）。如今，MOSFET 是数字和

　　NMOS和PMOS 的区别体现在其衬底和掺杂类型的不同，NMOS 的衬底为P型半导体，掺杂两个高浓度的 N 型半导体，并用铝金属引出两个电极分别为作为源极（Source）和漏极（Drain），并在半导体表面覆盖一层很薄的 SiO2 作为绝缘层，在源极和漏极之间的绝缘层上添加一个多晶硅（Polysilicone）作为栅极（Gate），最后在衬底引出电极，这样就构成了 N 沟道增强型 MOS 管。

　　PMOS 和 NMOS 大体相同，在衬底变成 N 型半导体，在掺杂的为 P 型半导体，其余和 NMOS 如出一辙，但是仅仅就是这两点区别，却使得它们的特性完全不同。

　　对于 NMOS 管，当对栅极进行正向偏压（高于阈值电压）时，在绝缘层下方就会汇集大量的电子，由于 N 型半导体多电子，就会与两侧的 N 型半导体形成 N 沟道，进而实现整个回路的导通，如果施加的电压低于阈值电压，则无法实现导通。

　　同样的对于 PMOS 管，由于衬底和掺杂物互换，如果施加的电压高于阈值电压，在绝缘层下方就会汇集大量空穴，在两个 P 型半导体之间就会形成阻隔，无法导通。如果施加电压低于阈值电压，则可以导通。

　　NMOS 和 PMOS 在专业电路图如下所示，NMOS 由栅极指向源极，PMOS 由源极指向栅极，并且 PMOS 在栅极处有取反标识。

　　NMOS 的特性：Vgs 大于一定的值就会导通，适合用于源极接地时的情况（低端驱动），只要栅极电压达到阈值电压就可以了。

　　PMOS 的特性：Vgs 小于一定的值就会导通，适合用于源极接 VCC 时的情况（高端驱动）。但是，虽然 PMOS 可以很方便地用作高端驱动，但由于导通电阻大，价格贵，替换种类少等原因，在高端驱动中，通常还是使用 NMOS。

　　因为 PMOS 管是空穴导电，NMOS 管是电子导电，而电子的迁移率约是空穴的 2 倍，因此PMOS 管要宽一些增加迁移速率。

　　将 PMOS 与 NMOS 的漏极和栅极相连，给 PMOS 的源极接 VDD，给 NMOS 的源极接 GND，给两个的共同栅极 In 输入高于阈值电压，在前面介绍过，此时 PMOS 截止，NMOS 导通，所以输出 Out 相当于接 GND 拉低，而输入 In 低于阈值电压时，此时 PMOS 导通，NMOS 截止，所以输出 Out 相当于接 VDD 拉高。

　　从与非门的真值表中可以看出，只有输入 A 和 B 都为 1 的情况下，输出才为 0，其他情况输出均为 1，结合到 PMOS 和 NMOS 的性质来看，对于输出为 0 的情况，NMOS 输入为 1 则导通也就是接地为 0，并且需要输入同时为 1，相当于把两个 NMOS 串联，而对于输出为 1 的情况，只要两个输入其中有一个为 0 则输出为 1，因此相当于把两个 PMOS 并联，于是得到了以下的逻辑门电路。搭建与非门逻辑门需要耗费 4 个晶体管。

　　有了上面与非门的铺垫，或非门就更好理解了，由真值表可知，只有在输入都为 0 的情况下输出为 1，只要输入有 1 则输出为 0，和与非门恰好相反，需要将 PMOS 串联接在上端，NMOS 并联接在下端，便得到了或非门的逻辑门电路。同样需要消耗 4 个晶体管。

　　与门就是在与非门的基础上，在输出端接上一个非门即可。可以发现搭建与门电路需要消耗 6 个晶体管，在一些文章或书籍中看到说在设计中使用与非门比与门更节省资源，其实就是这个原因。

　　在对称结构中，Q 的输出作为 Q 的输入，同样 Q 的输出作为 Q 的输入。这里先假设 I1 的输入为 1，经过反相器输出得到 Q 为 0，同时作为 I2 的输入为 0， Q 的输出为 1。这样输出就能稳定为 1。反过来假设 I1 的输入为 0，经过反相器输出得到 Q 为 1，同时作为 I2 的输入为 1， Q 的输出为 0。这样输出就能稳定为 0。Q 和 Q 互为对方的输入，构成双稳态结构。

　　在上面的双稳态结构中形成的是闭合的回路，无法给到输入，这样的结构是无法保存数据的，因此就有了下面的结构，带有两输入的 SR 锁存器结构，主体由两个或非门构成，设上下的或非门为 N1、N2。

　　R 端输入为 1，N1 的输出 Q 为 0，而 Q 又作为 N2 的输入，Q 为 1，此时表示 R（Reset，复位）有效，Q 输出恒为 0。

　　S 端输入为 1，N2 的输出 Q 为 0，而 Q 又作为 N1 的输入，Q 为 1，此时表示 S（Set，置位）有效，Q 输出恒为 1。

　　R 端和 S 端输入为 0，假设 N1 的输出 Q 为 0，而 Q 又作为 N2 的输入，Q 为 1，Q 又作为 N1 的输入，得到 N1 的输出仍然为 0。假设 N1 的输出 Q 为 1，而 Q 又作为 N2 的输入，Q 为 0，Q 又作为 N1 的输入，得到 N1 的输出仍然为 1。此时表示 R（Reset，复位）和 S（Set，置位）都无效，输出保持输入不变（hold），也即是常说的产生 latch，把数据给锁存起来了。

　　对比前面的双稳态结构，SR 锁存器就有了锁存数据的功能，即当 S 和 R 都为 0 时，输出会一直保持原有的输入值不变。

　　RS 锁存器虽然可以锁存数据，但是当 S 和 R 同时为 0 时结果会出错，对使用带来不必要的麻烦，因此需要去规避，所以有了 D 锁存器。

　　D 锁存器在 RS 锁存器的基础上增加了一些控制，E 可以看做使能信号，一般也可以为时钟Clk 信号，基于此对此电路结构进行分析。

　　E = 0，则对应 R、S 输入都为 0，参照 RS 锁存器的真值表得到此时为 latch，可以锁存数据。

　　E = 1 且 D = 0，此时上面的与门由于 D 取反为 1，与门输出为 1，相反的，下面的与门输出为 0，对应 RS 锁存器为 R = 1、S = 0，对应 Q 为 0。

　　E = 1 且 D = 1，此时上面的与门由于 D 取反为 0，与门输出为 0，相反的，下面的与门输出为 1，对应 RS 锁存器为 R = 0、S = 1，对应 Q 为 1。

　　对上面的结果进一步分析，可以发现 Q 值和 E 值息息相关，当 E = 1 时，此时 Q 输出为 D 的值，当 E = 0 时，此时数据被锁存。这样可以发现 D 锁存器是电平敏感的器件，控制信号 E 一般为时钟信号，并且这个例子的 D 锁存器为高电平敏感的。

　　D 触发器其实就是将两个 RS 锁存器串联起来，第一个 RS 锁存器称为 Master，第二个 RS 锁存器称为 Slave，Master 的输出作为 Slave 的输入，但是两个 RS 锁存器的时钟使能输入恰为相反。

　　就这样循环往复的运作，可以看出这个例子的 D 触发器是下降沿有效的，也就是在时钟下降沿到来时，将输出数据，其他时候数据保持不变。如果是上升沿有效的，只需要将反相器接在 Master 上。

　　当时只知道触发器需要建立时间和保持时间使得工作稳定，但是为什么需要建立时间和保持时间呢？秉持着对知识点刨根问底的态度，这里就从更底层出发，去深究触发器为什么需要建立时间和保持时间。

　　下图就是 D 触发器的内部结构展开图，其主要有两个 RS 锁存器组成，在前面的为 Master，后面的为 Slave，两个锁存器串联共用一个时钟信号，但是两者极性相反，为了更符合习。