门阵列。如果逻辑代数为数字世界的理论指导，那么逻辑门电路就是盖起座座数字大厦的基本块块砖瓦，无论基本的组合起来，人们搭建起了加法器、选择器、锁存器、触发器，进而的运算单元、可控制单元、RAM。按照聪明的设计好的电路图纸再将这些基本的数字电路原件组合起来，再设计成可以印刷的集成电路形式，就可以构成各种专用的集成电路(

　　专用集成电路只在意输入和输出，中间的一切算被固化到硬件设计中；而通用CPU则同时接收数据流和指令流，按照软件工程师的程序指令序列执行一些列计算任务(虽有人将CPU也归为ASIC，但是我觉得这是在硬件角度上来说的，从计算任务的可编程性角度CPU实际上是最灵活通用的)。FPGA则介于ASIC和CPU之间，它并非将逻辑门组成的原件之间的连接形式固化，也非做成最有利通用计算的形式动态地接收软件指令来调动片上已有的计算单元，而是可以通过重复硬件编程来改变它逻辑门所组成的基本功能单元和调整这些单元之间的连接关系。

　　FPGA的基础，即可配置性依赖于存储这些硬件门配置的介质，这种区别也成为FPGA的编程技术，按照这种硬件编程技术分类，FPGA分为三类：基于SRAM的FPGA、基于flash的FPGA和基于反熔丝(antifuse)的FPGA[1]。

　　基于SRAM的FPGA是断电易失的，所以需要在开机(startup)时通过JTAG编程，或者通过内置/外置的非易失存储进行编程。

　　基于flash的FPGA的逻辑门本身就是非易失的。antifuse FPGA只能编程一次，不可逆。

　　k-bound LUT或称为LUT-k指的是有k个输入、2^k个配置bits的布尔函数逻辑。如下图[1]所示的basic logic element(BLE)由1个LUT-4和一个D型触发器(Flip-Flop)构成，其中多个LUT-4有16个SRAM构成的配置位，通过这些配置为配置这些选择器可以构成任意一个4输入逻辑单元。

　　同样也有人提出基于NAND flash的FPGA，基于NAND flash相对基于SRAM，除了LUT、SB的配置形式需要重新设计外，NAND flash还具有NVM都有的非易失特点，可以减少外置flash存储的使用，在上电后不用重新配置。

　　但是当今的主流FPGA技术还是SRAM，因为它和一般的CMOS集成电路技术分享技术，可以得到集成度、速度和功耗上的不断提升。

　　FPGA的IP核(core)可以看做是软件中的各种库，避免了编程或设计人员重复造轮子。现代FPGA的可编程门阵列只占50%，其他大部分被硬IP核占据。

　　软件流程也叫CAD(计算机辅助)流程，负责将人实现的上层应用逻辑映射到FPGA可编程硬件逻辑上，这个映射对最终的性能影响很大，所以这也是人们研究的一个重点。

　　在这些阶段之后，还有时序分析阶段和bitstream生成阶段，最后的bitstream会真正的用于编程到SRAM存储位来配置逻辑门。

　　时分复用：任务大，单FPGA资源少(而非FPGA资源少、任务小而要一直进行切换FPGA配置)。

　　虚拟执行：将任务切分为多个需要通信的子任务(Petri-Net model)，用一种运行时系统去管理它们。

　　FPGA虚拟化的目标和其他资源的虚拟化类似：单设备多租户、资源管理、灵活性、隔离性、扩展性、虚拟化性能损失最小化、安全性、可靠性和易用性。

　　FPGA和CPU、GPU的根本区别是应用是硬件电路而非汇编指令。这带来了大得多的切换开销，不仅时间复用，空间也要复用。

　　Overlays架构的思路是将FPGA编译(配置)阶段分成两部分，将CAD部分提前，只有硬件部分inline执行，来减少整体的重新配置时间。overlays的管理粒度可大可小，从软核的虚拟化，到向量处理器，再到自定义处理单元(PE)再到细粒度的LUT单元。比较高层次的软核、向量处理器对一般的软件工程师更友好，不需要很多的硬件优化。而PE粒度(或称coarse-grained reconfigurable arrays, CGRAs)以一个代数运算作为单元。又例如DRAGEN芯片专门针对DNA处理，overlay层允许生物领域专家能够用FPGA加速运算。

　　overlay的二级制应用之于configuration bit 类似于JavaJVM的字节码之于机器码。所以像字节码到原生机器码的转换一样，overlay应用可以直接转为overlay的FPGA配置。

　　通常用来管理多个应用共享的IO资源，和其他虚拟化技术类似，虚拟化层可以用来提升安全/隔离性、隐藏IO操作的复杂性、监视资源占用和保证QoS，有时也可以提升性能(比如加buffer)等。从根本上，IO虚拟化的概念支持和CPU、软件系统类似，只是具体实现不同。对于FOGA而言，控制逻辑可以在软件层，也可以是硬件模块，软件层次用来实现更灵活的配置、硬件部分加速IO访问和管理。

　　VMM型将FPGA当成一种IO资源，像其他虚拟机一样以CPU为主体，这种情况下FPGA就像GPU一样用，对软件开发者更友好。

　　Shell型以FPGA自身，给出与host通信、与其他IO设备通信、应用管理等的设计。比如一种典型的设计是在FPGA的可配置部分，将管理部分和应用部分分开，利用FPGA的partial reconfiguration特性主要重新配置FPGA的应用部分，但这也会带来很多开销，包括让长连线增加等。而且为实现多租户增加的partial resion的数量也会导致更慢的运算速度，所以找到一个合适的partial regions 大小和数量很重要！

　　调度问题在FPGA上和CPU不太一样，因为上下文切换和partial重配置需要占的时间很长，所以抢占式调度当前不太现实。现在大多数方案基于非抢占调度，并且主要着眼时间的优化，最近也开始有工作研究空间的优化。

　　声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表电子发烧友网立场。文章及其配图仅供工程师学习之用，如有内容侵权或者其他违规问题，请联系本站处理。举报投诉

　　动领域再搞个重要的开创性的创新谈何容易，单纯的混动确实已经到了没啥可以谈太多的地步了。我们这里的

　　分。##动领域再搞个重要的开创性的创新谈何容易，单纯的混动确实已经到了没啥可以谈太多的地步了。我们这里的

　　作者：Clive Max Maxfield，Digi-Key北美编辑 现场可编程门阵列 (

　　参数到晶体管级实现细节，目标是制造高度可编程的器件，同时最小化可重新配置的面积和性能成本。随着应用需求和工艺技术能力的不断发展，

　　1.可编程输入输出单元（IOB）（Input Output Block）2.可配置逻辑块（CLB）（Configurable Logic Block）3.

　　代表现场可编程门阵列，它是一种半导体逻辑芯片，可编程成几乎任何类型的系统或数字电路，类似于PLD。PLD仅限于数百个门，但

　　特点总结国产化分析华为Atlas 300寒武纪比特各种硬件CPUCPU（Central Processing Unit）中央处理器，是一块

　　变得越来越复杂。虽然车载网络协议的数量有所减少，但实际部署的网络数量却有显著增加。这就提出了网络

　　负责大数据量运算，可以看做CPU的专用协处理器来使用，也常会用于扩展外部接口。常用的有ARM+

　　和软件创新【来源】：《电子与电脑》2010年02期【摘要】：正随着高阶制程节点芯片开发成本的攀升,企业不得不寻找规模

　　负责大数据量运算，可以看做CPU的专用协处理器来使用，也常会用于扩展外部接口。常用的有ARM+

　　是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL

　　域中的外设或者内存空间，这些总线行为是可以通过硬逻辑状态机来监控的，针对一些需要高速处理的外设，硬逻辑状态机和处理器之间的交互

　　领域有一定的经验，开发板很适合初学者学习使用，可以做一些简单的入门实验来快速入门Verilog语言，提高

　　变得越来越复杂。虽然车载网络协议的数量有所减少，但实际部署的网络数量却有显着增加。这就提出了网络

　　变得越来越复杂。虽然车载网络协议的数量有所减少，但实际部署的网络数量却有显著增加。这就提出了网络

　　变得越来越复杂。虽然车载网络协议的数量有所减少，但实际部署的网络数量却有显著增加。这就提出了网络

　　的应用非常广泛，通信领域，视频图像处理领域，汽车电子领域，消费电子领域，工业领域，数据处理领域等，都能看到

　　相比，能够为通信和多媒体应用提供高达10倍速的更高的设计和验证能力。Synphony HLS为ASIC 和

　　，高速采集和高清显示二合一CPU集成i.MX 8M Mini+ARTIX7处理器，二合一成本优势明显；高性能的ARM MPU+多媒体能力，良好

　　平台，在结构和软件方面实现应用的最佳划分分配。这种早期探索称为快速可视原型。借助在图形化环境中使用预组建、参数

　　实现数据传输机制是通过将高性能的并行专用IO接口和高速的串行收发器结合起来实现的，UltraScale

　　时遇到的一些挑战，以及以COTS MCU形式运转的控制片上系统 (SoC) 的全新功能如何用

　　2017年7月14日 ─ Imagination Technologies 宣布推出 MIPS

　　学习研讨的QQ群管理。