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:摘要:本文针对高速电路设计中经常面临的时序问题,提出了时序分析和计算方法,并结合SPI4.2接口给出了具体分析实例。 1 满足接收端芯片的建立/保持时间的必要性 在高速数字电路设计中,由于趋肤效应、临近干扰、电流高速变化等因素,设计者不能单纯地从数字电路的角度来审查自己的产品,而要把信号看作不稳定的模拟信号。采用频谱分析仪对信号分析,可以发现,信号的高频谱线主要来自于信号的变化沿而不是信号频率。例如一个1MHz的信号,虽然时钟周期为1微秒,但是如果其变化沿上升或下降时间为纳秒级,则在频谱仪 摘要:本文针对高速电路设计中经常面临的时序问题,提出了时序分析和计算方法,并结合SPI4.2接口给出了具体分析实例。 在高速数字电路设计中,由于趋肤效应、临近干扰、电流高速变化等因素,设计者不能单纯地从数字电路的角度来审查自己的产品,而要把信号看作不稳定的模拟信号。采用频谱分析仪对信号分析,可以发现,信号的高频谱线主要来自于信号的变化沿而不是信号频率。例如一个1MHz的信号,虽然时钟周期为1微秒,但是如果其变化沿上升或下降时间为纳秒级,则在频谱仪上可以观察到频率高达数百兆赫兹的谱线。因此,电路设计者应该更加关注信号的边沿,因为边沿往往也就是信号频谱最高、最容易受到干扰的地方。 在同步设计中,数据的读取需要基于时钟采样,根据以上分析,为了得到稳定的数据,时钟的采样点应该远离数据的变化沿。 图1是利用时钟CLK的上升沿采样数据DATA的示例。DATA发生变化后,需要等待至少Setup时间(建立时间)才能被采样,而采样之后,至少Hold时间(保持时间)之内DATA不能发生变化。因此可以看出,器件的建立时间和保持时间的要求,正是为了保证时钟的采样点远离数据的变化沿。如果在芯片的输入端不能满足这些要求,那么芯片内部的逻辑将处于非稳态,功能出现异常。 ● Tco:时钟到数据输出的延时。上文提到,输入数据需要采用时钟采样,而输出数据同样也需要参考时钟,不过一般而言,相比时钟,输出的数据需要在芯片内延迟一段时间,这个时间就称为Tco。该参数取决于芯片制造工艺。 该系统的特点是,时钟和数据均由发送端器件发出,在接收端,利用接收到的时钟信号CLK采样输入数据信号DATA。 时序计算的最终目标是获得Tflight-data- Tflight-clk的允许区间,再基于该区间,通过Vsig参数,推算出时钟信号和数据信号的走线接口时序分析 SPI4.2接口信号按照收、发方向分为两组,如图3中,以T开头的发送信号组和以R开头的接收信号组。每组又分为两类,以发送信号组为例,有数据类和状态类,其中数据类包含TDCLK、TDAT[15:0],TCTL,状态类包含TSCLK 江南官方体育app 上一篇:门电路延迟时间的Multisim 下一篇:详细分析CAN-bus的信号传输 |