当今几乎每个数字设备背后的逻辑电路都依赖于两种晶体管的配对-NMOS和PMOS。他们拥有相同的电压信号，如果我们将其中一个打开，同时将另一个关闭，然后把它们放在一起，那就意味着电流仅在发生一点变化时才应流动，从而大大降低了功耗。这些对已经坐在对方旁边几十年了，但是如果电路要继续缩小，它们将不得不更加靠近。

　　本周，在IEEE国际电子设备会议（IEDM）上，英特尔展示了一种不同的方式：将这些对堆叠在一起，使彼此重叠。该方案有效地将简单CMOS电路的占位面积减少了一半，这意味着未来IC的晶体管密度可能翻倍。

　　该方案首先使用被广泛认可的下一代晶体管结构，根据涉及的人而不同，我们可以将其称为纳米片，纳米带，纳米线或全能门器件。不同于以往晶体管是由垂直的硅鳍片构成，现在的纳米片的沟道区域而是由多层，水平，纳米薄的片层堆叠而成。

　　照片：英特尔 CMOS器件已经从平面发展到FinFET。他们将很快转向纳米片。进一步缩小电路将需要堆叠NMOS和PMOS器件。

　　英特尔工程师使用这些设备来构建最简单的CMOS逻辑电路，即inverter。它需要两个晶体管，两个电源连接，一个输入互连和一个输出。即使当晶体管像今天那样并排放置时，布置也非常紧凑。但是通过堆叠晶体管并调整互连，inverter的面积减少了一半。

　　英特尔用于构建堆叠式纳米片的方法被称为自对准（self-aligned）工艺，因为它可以在实质上相同的步骤中构建两种设备。这很重要，因为添加第二步（例如，将它们构建在单独的硅片上，然后将硅片粘合在一起）可能导致未对准，从而破坏任何潜在的电路。

　　从本质上讲，该工艺是对制造纳米片晶体管的步骤的修改。它从硅和硅锗的重复层开始。然后将其雕刻成一个高个的窄鳍，然后蚀刻掉硅锗，留下一组悬浮的硅纳米片。通常，所有的纳米片都会形成一个晶体管。但是在这里，为了形成一个NMOS器件，顶部的两个纳米片连接到了掺磷的硅上，而底部的两个纳米片则连接到了掺硼的硅锗上，以生产PMOS。

　　英特尔高级研究员兼组件研究总监罗伯特·乔（Robert Chau）说，完整的“集成流程”当然要复杂得多，但是英特尔研究人员一直在努力使其尽可能简单。集成流程不能太复杂，因为这将影响到制造具有堆叠CMOS的芯片的实用性。这是一个非常实用的流程，并取得了可观的结果。”

　　他说：“一旦掌握了这一点，下一步就是追求性能。”这可能将涉及改进PMOS器件，目前它们在驱动电流的能力方面落后于NMOS。Chau说，该问题的答案可能是在晶体管沟道中引入了“应变”。想法是使硅晶体的晶格变形，以使电荷载流子（在这种情况下为空穴）更快地通过。英特尔早在2002年就将应变引入了其设备。在IEDM的另一项研究中，英特尔展示了一种在纳米带晶体管中同时产生压缩应变和拉伸应变的方法。

　　其他研究组织也正在寻求堆叠式纳米片的设计，尽管有时将它们称为互补FET或CFET。比利时研究组织Imec率先提出了CFET概念，并于去年6月在IEEEVLSI研讨会上报告了构建它们的过程。但是，Imec组件并非完全由纳米片晶体管制成。相反，底层由FinFET组成，顶层是单个纳米片。的研究人员报道了一种CFET结构的生产，该结构的每个PMOS和NMOS都有一个纳米片。相比之下，英特尔的电路在三纳米PMOS的上面有一个两纳米NMOS，这与需要堆叠时的设备看起来更像。

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