CMOS逻辑电路，分两部分，上拉部分，下拉部分。上拉部分由PMOS管电路构成，下拉部分由NMOS管电路组成，如下。上下拉，形成互补。

　　由前面的基础可知，CMOS只能实现基本逻辑的非，比如或逻辑，与逻辑，如果不加反相器，CMOS只能实现或非，与非逻辑。原因就是上拉逻辑只能用PMOS实现，下拉逻辑只能由NMOS实现，而PMOS的导通需要输入信号为0，NMOS导通需要输入信号为1。

　　比如我们想从CMOS层去实现逻辑 OUT = D+A*(B+C) （减号“-”表示取反（非）操作，“+”表示或,*表示与）。

　　对于OUT1 = -(D+A*(B+C))，正好是逻辑整体上带了个非，设计(D+A*(B+C))部分之后再加上一个非即可。

　　当然，在MOS管级别还可以做一些优化，比如MOS管级别的逻辑优化，MOS管栅源共用，晶体管尺寸调整，重新安排各个输入的上下顺序等等，都可以在MOS管级别使得电路的时序与面积功耗等得到优化，但这不是我们的重点，一般对于全定制IC设计会从MOS管级开始考虑电路的实现。这里只是对其做一个了解。

　　实际设计的重点还是会注重于门级以上的电路实现与优化，特别是到了Verilog描述，主要着重于数据流级，行为级描述。