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　　mos管与门电路图，mos管是金属(metal)、氧化物(oxide)、半导体(semiconductor)场效应晶体管，或者称是金属绝缘体(insulator)、半导体。MOS管的source和drain是可以对调的，他们都是在P型backgate中形成的N型区。在多数情况下，这个两个区是一样的，即使两端对调也不会影响器件的性能。这样的器件被认为是对称的。

　　以N型管为例，2端为控制端，称为“栅极”；3端通常接地，称为“源极”；源极电压记作Vss，1端接正电压，称为“漏极”，漏极电压记作VDD。要使1端与3端导通，栅极2上要加高电平。

　　在CMOS工艺制成的逻辑器件或单片机中，N型管与P型管往往是成对出现的。同时出现的这两个CMOS管，任何时候，只要一只导通，另一只则不导通（即“截止”或“关断”），所以称为“互补型CMOS管”。

　　与门，又称“与电路”、逻辑“积”、逻辑“与”电路。是执行“与”运算的基本逻辑门电路。有多个输入端，一个输出端。当所有的输入同时为高电平（逻辑1）时，输出才为高电平，否则输出为低电平（逻辑0）。

　　高电平视为逻辑“1”，电平值的范围为：VDD的65%～VDD(或者VDD-1.5V～VDD)。低电平视作逻辑“0”，要求不超过VDD的35%或0～1.5V。+1.5V～+3.5V应看作不确定电平。在硬件设计中要避免出现不确定电平。

　　近年来，随着亚微米技术的发展，单片机的电源呈下降趋势。低电源电压有助于降低功耗。VDD为3.3V的CMOS器件已大量使用。在便携式应用中，VDD为2.7V，甚至1.8V的单片机也已经出现。将来电源电压还会继续下降，降到0.9V，但低于VDD的35%的电平视为逻辑“0”，高于VDD的65%的电平视为逻辑“1”的规律仍然是适用的。

　　A端为高电平时，P型管截止，N型管导通，输出端C的电平与Vss保持一致，输出低电平;A端为低电平时，P型管导通，N型管截止，输出端C的电平与VDD一致，输出高电平。

　　②、A输入高电平，B输入低电平时，1、3管导通，2、4管截止，C端电位与1管的漏极保持一致，输出高电平。

　　将上述“与非”门、“或非”门逻辑符号的输出端的小圆圈去掉，就成了“与”门、“或”门的逻辑符号。而实现“与”、“或”功能的电路图则必须在输出端加上一个反向器，即加上一对CMOS管，因此，“与”门实际上比“与非”门复杂，延迟时间也长些，这一点在电路设计中要注意。

　　当控制端C为“1”时，N型管3导通，同时，C端电平通过反向器后成为低电平，使P型管4导通，输入端A的电平状况可以通过3、4管到达输出端B。

　　当控制端C为“0”时，3、4管都截止，输入端A的电平状况无法到达输出端B，输出端B呈现高电阻的状态，称为“高阻态”。这个器件也称作“带控制端的传输门”。带有一定驱动能力的三态门也称作“缓冲器”，逻辑符号是一样的。

　　“与非”门、“或非”门等逻辑电路的不同组合可以得到各种组合逻辑电路，如译码器、、多路开关等。

　　组合逻辑电路的实现可以使用现成的集成电路，也可以使用可编程逻辑器件，如PAL、GAL等实现。

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