再过十年，也许还会出现一次根本性的变革，即纳米片堆叠在一起形成互补场效应晶体管（CFET），可将某些电路的尺寸减小一半。

　　但专家表示，后面这次变革可能相当艰难。而介于两者之间的叉板晶体管（forksheet）可能不需要太多工作，即可保持电路尺寸缩小。

　　比利时微电子研究中心（Imec）负责逻辑技术的副总裁朱利安•瑞卡特（Julien Ryckaert）说，forksheet的想法来自探索纳米片架构的限制点。

　　纳米片的主要特点是水平堆叠被电流控制栅极围绕的硅带。尽管纳米片最近才开始生产，但几年前，专家就已经在寻找其限制点了。瑞卡特说，比利时微电子研究中心需要弄清楚“纳米片在哪一点开始失效”。

　　瑞卡特的团队发现，在构成互补金属氧化物半导体（CMOS）逻辑的N型金属氧化物半导体（NMOS）和P型金属氧化物半导体（PMOS）两种类型晶体管之间，必须保持一定的间隔距离，限制削弱器件性能和影响功耗的电容。这一间隔限制了基于纳米片的逻辑的缩小。“forksheet是打破这种限制的一种方式。”瑞卡特说。

　　与单个纳米片器件不同，forksheet的构建方案是在介电壁两侧成对放置。（其实不太像叉子。）比利时微电子研究中心的CMOS技术主管堀口直人（Naoto Horiguchi）说，介电壁可使器件紧密放置，而不会产生电容问题。他说，设计者可以用新增的空间来缩小逻辑单元，也可以利用现在的空间制造更宽的晶体管，实现更好的性能。

　　“CFET可能是最终的CMOS架构。”堀口直人在谈到比利时微电子研究中心预计2032年左右投入生产的器件时说。不过他补充道，CFET“集成非常复杂”。他说，forksheet将重新使用大多数纳米片的生产步骤，这样可能会比较容易。

　　不过，仍有许多障碍需要克服。从生产角度说，介电壁就是个问题。先进CMOS中使用了几种类型的电介质，蚀刻也涉及几个步骤。

　　制造forksheet意味着蚀刻其他组件时，不会意外破坏介电壁。堀口说，在介电壁的两侧应该放置哪种类型的晶体管，这仍然是一个悬而未决的问题。相比在介电壁一侧放置PMOS、另一侧放置NMOS，在介电壁两侧放置两种类型的晶体管，可能更有优势。

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